Informace o publikaci
SystemVerilog verification of VHDL design
| Autoři | |
|---|---|
| Rok publikování | 2007 |
| Druh | Prezentace v oblasti VaV (AV tvorba, WEB aplikace apod.) |
| Fakulta / Pracoviště MU | |
| Citace | |
| Popis | V tomto dokumentu jsou popsány metody verifikace návrhu číslicových obvodů v projektu Liberouter. Vzhledem k vysokým nákladům na formální verifikaci jsme v rámci nutnosti urychlení zvážili využití dalších verifikačních metod, zejména metodu testování prostřednictvím SystemVerilogu. V této zprávě tuto metodu popisujeme ve vztahu k její aplikaci v rámci projektu Liberouter, a rovněž provádíme srovnání s formální verifikací. |